TY  - THES 
A3  - Cáceres Gómez, Santiago
AU  - Mendoza González, Jorge
PY  - 2022
UR  - https://uvadoc.uva.es/handle/10324/54239
AB  - El objetivo primordial de este trabajo es el diseño del circuito en lenguaje VHDL 
y la implementación sobre la placa Basys 3 Artix-7 de un procesador RISC-V de 
32 bits monociclo que incluya la extensión para realizar la multiplicación y la...
AB  - The main objective of this work is the design of the circuit in VHDL language 
and the implementation on the Basys 3 Artix-7 board of a 32-bit RISC-V single cycle processor including the extension to perform multiplication and division 
(RV32IM)....
LA  - spa
KW  - FPGA
KW  - RISC-V
KW  - VHDL
KW  - Circuitos de multiplicación
KW  - Basys 3 Artix-7
TI  - Implementación del RV32IM monociclo en  VHDL
M3  - info:eu-repo/semantics/bachelorThesis
ER  -