Implementación en una FPGA de un procesador básico segmentado basado en MIPS

Abstract

Este Trabajo Fin de Grado consiste en la implementación en una placa Basys 3 de un Microprocesador de tipo MIPS segmentado o pipeline, el cual está programado en VHDL utilizando la herramienta Vivado Design, del fabricante Xilinx. Es segmentado siguiendo la evolución natural que han tenido este tipo de aparatos, pasando de poder ejecutar una única instrucción por ciclo de reloj a varias en el mismo tiempo, es decir, poder dividir su potencial o capacidad en varias etapas que irán ejecutando partes de la instrucción global simultáneamente, consiguiendo así que se realice cada instrucción de una manera mucho más rápida. En el presente trabajo se explicará detalladamente el proceso de diseño y creación del microprocesador segmentado, así como las comprobaciones pertinentes para cerciorarnos que, una vez finalizado, funciona de manera correcta para cualquier combinación de instrucciones pertenecientes a su repertorio.